[VHDL] Probleme lors de l'ajout d'un port

[zehle]

Bonjour à tous, c'est encore moi et mon VHDL
Je vous expose le probleme:
Ce bous de code marche :

Code : Tout sélectionner

entity MUX_DISP is
  port (TIME_DATA    : in std_logic_vector(3 downto 0);
        ALARM_DATA   : in std_logic_vector(3 downto 0);
	SET_DATA     : in std_logic_vector(3 downto 0);
        SHOW_A       : in std_logic;
	SHOW_T       : in std_logic;
	ALARM_ON     : in std_logic;
        SOUND_A      : out std_logic;
        DISPLAY      : out std_logic_vector(3 downto 0));
        
end MUX_DISP;

Le probleme, c'est que si j'ajoute un autre port, ça ne se complie plus :s

Code : Tout sélectionner

entity MUX_DISP is
  port (TIME_DATA,ALARM_DATA    : in std_logic_vector(3 downto 0);
        --ALARM_DATA   : in std_logic_vector(3 downto 0);
	SET_DATA     : in std_logic_vector(3 downto 0);
        SHOW_A       : in std_logic;
	SHOW_T       : in std_logic;
	ALARM_ON     : in std_logic;
        SOUND_A      : out std_logic;
        DISPLAY      : out std_logic_vector(3 downto 0));
        DISP_SEG    : out std_logic_vector(4 downto 0));
end MUX_DISP;

je suis perdu :s

de l'aide SVP, je ne pense pas trouvé une solution tout seul cette fois

[tortue3600]

Bonjour

tu as certainement trouvé d'où venait le problème, tu as une parenthèse en trop sur ta ligne

Code : Tout sélectionner

DISPLAY      : out std_logic_vector(3 downto 0));

a+

[zehle]

je l'ai trouvé vers 14h45 ^^

Merci qd meme pour ta réponse.