[VHDL] Probleme lors de l'ajout d'un port
Publié : 23 mai 2006 23:15
Bonjour à tous, c'est encore moi et mon VHDL 
Je vous expose le probleme:
Ce bous de code marche :
Le probleme, c'est que si j'ajoute un autre port, ça ne se complie plus :s
je suis perdu :s
de l'aide SVP, je ne pense pas trouvé une solution tout seul cette fois
Je vous expose le probleme:
Ce bous de code marche :
Code : Tout sélectionner
entity MUX_DISP is
port (TIME_DATA : in std_logic_vector(3 downto 0);
ALARM_DATA : in std_logic_vector(3 downto 0);
SET_DATA : in std_logic_vector(3 downto 0);
SHOW_A : in std_logic;
SHOW_T : in std_logic;
ALARM_ON : in std_logic;
SOUND_A : out std_logic;
DISPLAY : out std_logic_vector(3 downto 0));
end MUX_DISP;
Code : Tout sélectionner
entity MUX_DISP is
port (TIME_DATA,ALARM_DATA : in std_logic_vector(3 downto 0);
--ALARM_DATA : in std_logic_vector(3 downto 0);
SET_DATA : in std_logic_vector(3 downto 0);
SHOW_A : in std_logic;
SHOW_T : in std_logic;
ALARM_ON : in std_logic;
SOUND_A : out std_logic;
DISPLAY : out std_logic_vector(3 downto 0));
DISP_SEG : out std_logic_vector(4 downto 0));
end MUX_DISP;
de l'aide SVP, je ne pense pas trouvé une solution tout seul cette fois